verilog如何对付负数？

kknd2009 · 发表于 2011-10-13 08:12:05

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verilog如何对付负数？
比如C语言中的
               if ( |a| > b )
                     ......
                        ......

guoyu · 发表于 2011-10-13 08:54:21

reg signed [7:0] a;
reg signed [7:0] b;

if (a < -8'sd32)

if (b > 8'sd1)

......

jackertja · 发表于 2011-10-13 08:59:13

符号位+原码
或
补码

qqqyb · 发表于 2011-10-13 09:08:44

不建议用代码中符号数，各个综合工具的结果可能有差别。
符号位和数据单独比较。

kknd2009 · 发表于 2011-10-13 16:59:51

if ( |a| > b ) ......
假设a的位宽为8则上述表达式改写为
if(a[6:0]>b)....

这样可以么？

chongyang1999 · 发表于 2011-10-13 20:04:44

同意qqqyb，建议分开比较，或者用microblaze。

guoyu · 发表于 2011-10-14 10:46:10

qqqyb开玩笑，照这么说Verilog-2001就白定义了。Synopses DC Datapath设计建议中明确规范不要人工枚举有符号数，用signed.

catcat_2 · 发表于 2011-10-14 16:19:02

就直接用补码好了

VideoIC · 发表于 2011-10-15 00:16:52

用补码，或扩展符号位。

tian2tian74 · 发表于 2011-10-15 11:14:19

用补数来解决，很简单

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