Quartus II如何约束小频率（大周期）时钟信号

speedUp · 发表于 2011-10-14 08:16:17

回复 10# skytang007
谢谢！我有一个疑问想请教一下您，如果把小频率信号作为时钟使能信号，那是否意味着该模块的时钟要用高频率信号，如果是这样的话，功耗应该会增加。不知我的理解对不对~

jun_dahai · 发表于 2011-10-14 09:35:11

可以不约束，通过post-simulation验证

speedUp · 发表于 2011-10-14 09:40:44

回复 12# jun_dahai
谢谢！系统已经验证过没有问题，现在的问题是如果想约束的话，该怎么约束。另外，我用synplify进行综合，发现对时钟信号的约束最低只能到1MHz，即1000ns，低于1MHz的时钟信号，都会被默认成1MHz。当然如果1MHz都能满足要求，那么对于更低的时钟应该更容易满足。

jun_dahai · 发表于 2011-10-14 09:50:34

这是软件的局限性。时序约束的目的也就是要使系统满足设计要求，只是约束太紧张的话，会造成面积浪费

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