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[求助] Flat(Camera) Link在Altera FPGA中的实现

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发表于 2011-10-10 22:37:36 | 显示全部楼层 |阅读模式

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想用Cyclone II & III驱动LCD Panel.

LCD的接口是4路差分信号和一路时钟信号,7:1的并串比。
屏的分辨率是WXGA,差分时钟80MHz.

1. 如果按照560Mbps计算,IO时钟需要80*7=560MHz,内部的逻辑不能满足这么快。使用DDR IO,时钟频率减半到280MHz,这个速度在Cyclone II中能达到吗?

2. Altera的IP ALTLVDS_TX能否配置成Flat Link格式?有没有用过的,请教一下参数设置。

请有相关经验的大侠不吝赐教。谢谢!
发表于 2011-10-12 16:58:00 | 显示全部楼层
这个速度比较紧张啊,即使期间支持,也要好好写才行
发表于 2012-4-17 06:26:50 | 显示全部楼层
Yes, you are right!
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