xilinx的工具ISE中有没有DDR2的IP内核呢

catcat_2 · 发表于 2011-10-12 08:59:38

V5的MIG，要看你用的ISE是哪个版本的。。 11.4 是没有VHDL的。。 12.1就有了。。

如果你用的主要语言是vhdl也没有关系，你可以用component把那个DDR2的顶层包成元件去调用就可以了。。不影响。。

仿真的话，你直接用ise生成的那个ddr2的模型就可以，没有关系的。。记得DDR2顶层有参数需要在仿真和P&R的时候区别赋值的，主要是要跳过那个initialize的过程的，特别提醒你要注意，别搞错了。。

其实我觉得，关于这个ddr2 ip core的问题，因为我拿到的都是开放源代码的，我不知道你拿到的是什么样的。有了问题还是多跟xilinx的fae多沟通，因为根据你的具体设计，时钟复位什么的，是不是需要修改一些参数。。

特别重要的，就是最后ddr2的管脚约束，你的ucf文件怎么写，管脚怎么分配，这个是一定要xilinx的人跟你们那边做pcb layout的人一起搞定的，这个很重要。

sarah.china · 发表于 2011-10-21 14:54:58

回复 11# catcat_2

1. DDR2顶层有参数需要在仿真和P&R的时候区别赋值的，主要是要跳过那个initialize的过程的，这个是什么意思呢，难道就是我后仿真找不到变量的原因吗？
2.ddr2 ip core，我拿到的就是mig自己生成的代码，我只是在MIG界面操作的时候进行管教分配时分配成自己的，然后UCF文件MIG就自动成我生成了，我没做修改，试着进行布局布线，PAR上也没有报错，但是会显示好多没有布线成功，就像图片上的。

未命名.jpg