模块并行的问题

kknd2009 · 发表于 2011-9-29 15:13:05

恩楼上的这个解释是好办法，但这类型的使能，完成信号一般定义成什么类型的呢？

13572185776 · 发表于 2011-9-30 12:18:17

A运算完成后借出一个使能信号，让这个使能信号控制BC的运算，应该就可以了。

huizi0711 · 发表于 2011-9-30 16:32:00

不用状态机也是可以实现的
直接把A的输出端连接B，C的输入端，做一个计算器产生使能信号，B,C执行10次后把B,C输出寄存器清零即可

jorya_txj · 发表于 2011-9-30 23:03:08

好好好

VideoIC · 发表于 2011-9-30 23:30:08

模块间的工作可以有个先后顺序，A先工作，B，C一直保持复位，直到得到A送来的结果。之后的也类似。

silencefpga · 发表于 2011-10-1 22:57:46

还是分两步： 1、用状态机先执行A，然后在状态机外部做一个task，实现B、C执行10次，很容易的，高流量设计经过用到这样的思想“拆开环路”

wy0619 · 发表于 2011-10-1 23:26:16

状态机就可以。可以换个思路

rencj1979 · 发表于 2011-10-18 09:26:26

状态机应该比较好控制！

eebinqiu · 发表于 2011-10-18 12:53:28

把一个模块内的所有触发器加模块使能信号，当这个使能信号无效时，你可以认为这个模块不工作了。
用状态机产生正确的使能信号和完成状态的转移。当然也可以使用门控时钟。

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