模块并行的问题

kknd2009

有三个子模块，A,B,C 需要在同一个顶层模块中被调用。A先执行，然后把结果给B,   得到结果后B,C按顺序执行10次

请问： 怎样写才能先让A执行，B,C不动呢？
          B,C如何才能按顺序执行且执行指定的次数呢？

我实在想不出啥好办法， 大家给点好的建议啊，谢谢了。

wjhdmmm

回复 1# kknd2009


    用函数，或者A给出有效信号，后面的模块得到有效信号运算，之前就算运算了，数据也是无关值。无所谓一定要严格意义上的顺序执行。

MOSFET

试试状态机

digimax

如果你想综合成电路，那么就必须用时钟+状态机完成你需要的动作，或者你可以用generate always把B,C模块复制十份，并正确连线。另外，除非你给B,C的时钟比较独特，否则如果跟A一个时钟，那么不可能不让B,C活动，因为这是硬件电路。你要做的是在正确的时间给B,C正确的输入，那么结果就必然是正确的。

kknd2009

有啥好办法在顶层模块中让子模块运行指定次数？
比如，C子模块， B是顶层模块
现在想让C 在 B模块中运行5次该怎么写呢

kknd2009

我现在有点糊涂的是，比如在顶层模块有一个状态机控制下面的子模块触发条件，
case:
    00  A = 1;
    01  B = 1;
    10  ...
    11  ...
子模块：
a  (
      .en(A)
       ......
     )
状态机是一个时钟周期走一个状态，也就是使能一个子模块（子模块运行完成远远超过一个时钟周期）。但这里我希望第一个子模块运行完以后再运行第二个模块，该如何设计这个状态机呢？

taluopai

推荐楼主看看 Altera FPGA/CPLD 设计（高级篇） page2-page10的设计例子
不要把C语言设计和硬件设计混为一谈
4# 说的很对。

回复 6# kknd2009

alenww

状态机控制比较方便，先执行A，然后B、C循环执行10次，很简单的控制方式。

rice973

repeat（10）

yongfenr

每个模块都增加运行使能信号（输入）以及完成标志信号（输出）
状态机通过控制使能信号来控制模块开始，通过判定标志信号来确定模块已完成。