求助：关于预编译（`ifdef）的用法？？

ajuehe · 发表于 2011-9-25 13:20:34

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本人是新手，想请求一个问题：在verilog中`ifdef 等可以用在设计的文件中吗？是不是只能用在测试文件的代码中？如果是可以用在设计文件中的时候，那么编译中是一种怎样的一种编译机制，是将整个设计一起编译，还是只是编译一部分？它的存在跟MUX有什么区别？
求解，谢谢！！

VideoIC · 发表于 2011-9-25 13:31:39

可以用在设计文件中。'ifdef是预编译，当满足特定的条件时编译设计中相应的部分，与C语言类似。预编译不生成实际电路，而MUX是实际的多路选择器。

ajuehe · 发表于 2011-9-26 22:52:41

多谢解答，但是设计文件（RTL）最后都是要综合成门级电路的，那它（`ifdef）里面的内容是不是也会被综合成电路？还望指教。先谢谢了

chengweiquan · 发表于 2011-9-27 11:47:09

是条件编译，条件不满足的不会综合

linzhjbtx · 发表于 2012-4-9 20:41:50

学习学习

cwpeng · 发表于 2012-4-10 18:48:06

長知識，長知識。

[求助] 求助：关于预编译（`ifdef）的用法？？