求助：关于预编译（`ifdef）的用法？？

ajuehe · 发表于 2011-9-25 13:13:51

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本人是新手，想请求一个问题：在Verilog中`ifdef 等可以用在设计的文件中吗？是不是只能用在测试文件的代码中？如果是可以用在设计文件中的时候，那么编译中是一种怎样的一种编译机制，是将整个设计一起编译，还是只是编译一部分？它的存在跟MUX有什么区别？
求解，谢谢！！

linzhjbtx · 发表于 2012-4-9 20:42:48

学习学习

Holtek12 · 发表于 2014-7-2 05:26:13

它與檔案讀取的順序有關, 在 `define 之後讀取的檔案都會發生作用.

[求助] 求助：关于预编译（`ifdef）的用法？？