verilog 中always 问题

bob-yang · 发表于 2011-9-8 11:25:18

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在verilog 中，always @(*)的敏感列表有哪些？是所有的输入信号吗？
比如：input  a, b , c ,d;
output    out_a, out_b;
reg       out_a, out_b;

//中间变量
reg       buf_1, buf2;

always @(*)
if(……)
……
……

那么这里的敏感列表有哪些？谢谢

rice973 · 发表于 2011-9-8 11:49:21

是这个always里面用到的所有信号。

bob-yang · 发表于 2011-9-8 12:13:36

是这样啊。我再试试
谢谢rice973

zhyeah · 发表于 2011-9-8 12:23:15

现在用个*就可以了，不用全列了

bob-yang · 发表于 2011-9-8 16:46:59

对只是想确定它的功能。
always @( *)
begin
if( ~a)
   dout <= 0;
else
         if( b )
         dout <= { c, d }
end

在这个always中，若改掉*，是always @( a or b or c or d or dout )吗？