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两个模块A,B,顶层为top. A中有一些常数逻辑通过port输出到B. 期望A中的常数逻辑保留.
综合后发现, 这些逻辑被优化掉了.A的PORT接成SYNOPSYS_UNCONNECTED_*.在顶层中实例化logic0,logic1,然后接到B的port.
这样的话,结构就破坏了.并用在顶层里面有一些GLUE LOGIC.
-no_boundary_optimization也没有起什么作用.
怎么设置选项,让它保持rtl的结构. |