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[求助] 【请教】如何自动将verilog的底层信号拉到模块的顶层去 |
发表于 2011-8-31 14:41:31
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发表于 2011-9-2 14:40:02
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发表于 2011-11-29 15:23:49
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发表于 2011-11-29 20:03:54
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