ICC做LVS之后报floating的错误，请问这个一般怎么解决

nkmichael_hu

LVS的本质，是一种spice vs. spice的比对，只不过前者是来源于layout的spice，后者是来源于schematic的spice。
因此，为了得到前者，需要进行extraction，即工具根据ruledeck的定义把layout抽取成为一个spice网表；
而为了得到后者，需要用v2lvs把verilog格式的netlist转换成spice格式；
需要注意的是，由于verilog处理的是gate level的电路，因此gate内部的结构相当于是用模型屏蔽掉了。但LVS是做transistor level的比对，这就要求除了gate level spice netlist之外，还要告诉工具每一个gate的transistor level netlist，所以需要include很多的spice文件。
PR工具里的LVS，只是检查gate level的connection，无法检查transistor level连接，因此并不能用来做sign off。只是初步的帮助工程师从gate level检查一下连接性。PR工具的LVS通过后，在calibre里检查出open/short都是可能的。
像DFF的QN/SO这种输出pin，如果电路设计上来说确实是不需要的（比如只用Q而不用QN，或者是不需要连接SI/SO），那在PR LVS里报的这种open可以忽略掉的。

LVS的第一步是根据ruledeck来做layout to spice，即extraction，第二步是把2个spice做比对，即SVS。

ZHZIC

wangjijian7 发表于 2020-2-19 17:11
“你好，我也遇到你这个问题了，ICC里面LVS提示ERROR : OUTPUT PortInst chirp_top/TBG/sout_reg[1] Q does ...

你们看一下自己的网表文件，这些端口应该都是空的，没关系的，有些标准单元的pin本来就不需要，就像Q和QN，他们之间是反向的关系，电路只需要一个就行了

郑伟

fhy420462303 发表于 2012-11-23 16:03
回复 5# sages

大侠 这个问题你现在解决了吗，我第一次做lvs就出现了这个问题，，菜鸡一枚，完全不知道该怎么改

fhy420462303

郑伟 发表于 2021-11-9 19:54
大侠 这个问题你现在解决了吗，我第一次做lvs就出现了这个问题，，菜鸡一枚，完全不知道该怎么改
...

建立lib的时候需要吃数字的library

郑伟

fhy420462303 发表于 2021-11-11 16:34
建立lib的时候需要吃数字的library

在哪个地方设置呀，是把工艺库的.v文件与我生成的lvs.v文件一起添加到lvs的input里吗？

fhy420462303

郑伟 发表于 2021-11-11 19:57
在哪个地方设置呀，是把工艺库的.v文件与我生成的lvs.v文件一起添加到lvs的input里吗？
...

你可以把工艺的v文件  include 到你的 lvs.v 里面！然后试一试但是一般都会有一个数字的library的，里面就是数字器件的schematic 和 layout！

拾西

和你遇到的问题一样

风物有信

nkmichael_hu 发表于 2020-7-9 16:43
LVS的本质，是一种spice vs. spice的比对，只不过前者是来源于layout的spice，后者是来源于schematic的spic ...

学到了，谢谢！