FPGA不要时钟可以工作不？或者说不外接时钟，可以内部通过延时取反电路生成时钟吗？

pzchu · 发表于 2011-8-31 09:16:29

外接时钟

wxxhn · 发表于 2011-9-2 14:47:42

楼主，就算你产生了时钟也是没法使用的啊，稳定的时钟是一切可靠设计的保障，建议楼主改板加个晶振吧~~

longjilb · 发表于 2011-10-13 14:42:39

回复 9# hllyh

请问这种延时是不稳定还是不确定啊？延时应该只与管子的工艺有关的吧

supsper · 发表于 2011-11-12 14:15:16

DDDDDDDDDDDDDDDDDDDDDDDDDD

pwb1118 · 发表于 2011-11-13 10:55:25

回复 13# longjilb

综合布线后延时是固定的，但是受温度和电压波动的影响很大。

pornanier · 发表于 2011-11-26 21:33:53

完全可以的，我以前玩过的，产生100~200MHz时钟没问题的，如果把产生的时钟在输出到FPGA的GCLK管脚上还可以用FPGA内嵌的PLL产生你先要的时钟

zhouweiscut · 发表于 2012-12-15 16:48:44

有没有关于生成时钟的DC约束的帖子？

Johny_2012 · 发表于 2012-12-16 12:48:17

以前只是想过，还没试过~~

zgje40 · 发表于 2012-12-16 14:53:17

用门电路延时频率不太稳定吧

[求助] FPGA不要时钟可以工作不？或者说不外接时钟，可以内部通过延时取反电路生成时钟吗？