verilog dds中的相位累加器和数据锁存器的设计

yls10

这是我在书上找到的程序
module jiafaqi(
  clk,fre_word,address
    );
   
input clk;       //我自己设置了一个时钟always #61 clk=~clk;
output reg[9:0]address;    //地址
    input[23:0]fre_word;            //我给出了控制字fre_word=31;
    reg[23:0] phasedder;        //24位相位累加器
        always@(posedge clk)
begin
phasedder=phasedder+fre_word;//
address=phasedder[23:14];//输出锁存后地址的高十位
end
endmodule
用ise仿真以后address的输出的都是xxxxxxxx代码啊？恳求大侠帮助？

bukubuku

加个复位或者加个initial让寄存器有初值

奋斗的孩子

给寄存器赋初值

zhangrenzhe001

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