calibre lvs 问题

wawejin · 发表于 2011-8-19 10:58:14

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本人用calibre 进行lvs，有一个模块我不想比对它里面的电路想将它变成一个黑盒子,请教大家如何处理呢。

icfbicfb · 发表于 2011-8-19 16:00:47

LVS BOX  MODULE_name

简单，  可以写个empty spice
.subckt  module_name  pin1  pin2 pin3 ...
.ends

wawejin · 发表于 2011-8-22 16:33:13

试过了，这方法不可行啊

yueluofenghen · 发表于 2011-8-22 16:54:03

。。。怎么可能不行，一定是你哪搞错了

jiangtaojack · 发表于 2011-8-23 09:51:36

2楼的方法是可行的呀

wawejin · 发表于 2011-8-30 12:42:01

写个empty spice :a.spi

.subckt module_name pin1 pin2 pin3 ...
.ends

然后在top.spi中输入如下命令include a.spi

不知道这样做对不对。

haha999 · 发表于 2011-8-30 13:55:49

加LVS BOX MODULE_name，cdl不需要改(.subck是不是空的都无所谓)

randysong · 发表于 2011-8-30 14:12:57

学习了，

jinglingmao · 发表于 2011-9-6 14:34:52

7楼正解

ggccll77 · 发表于 2011-9-6 18:27:58

网表里把相应的电路mark起来。然后在lvs文件里加一句exclude 相应的电路所对应的版图cell的名字

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