后端面试--每日一题（062）

amd2010

1) 我认为这个clok tree应该是没有build的。两个理由：A. clk端得transition为0。 B. clock network delay刚好是整数，凑的太好了吧。 发生这种情况可能是既设置了"set_clock_latency -source 5 | 4",又同时“set_propagated_clock”
2）violation的主要原因一个是QA的fanout太大，如果工具优化的话可以修下fanout和transition，手工修的话可以upsize U7。
另外就是n12de transition太大，也可以upsize U15，或者distance比较远的话在U15和U16之间插buffer。

陈涛

OK
第3个问题就在clock上，1.0的差到底是从哪里来的？

通过这道题，想告诉菜鸟们，发现时序违反后，应该如何入手，分析问题，找出原因

amd2010

OK
第3个问题就在clock上，1.0的差到底是从哪里来的？

通过这道题，想告诉菜鸟们，发现时序违反后，应该 ...
陈涛 发表于 2011-8-12 15:08

                               
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    set_clock_latency 5 -source -late [get_clocks CLK]
    set_clock_latency 4 -source -early  [get_clocks CLK]

apolo1969

Como ayudar

Andreatong

CTS自然做了，
可以set_max_transition/优化传递时间，set_max_delay优化path,

chibijia

也来答答题。
1、U12这个cell的延时也很大，可以增大U7这个cell的驱动能力，以减小到达U7/Y端的transition。
2、n12和U16/B2这个pin之间的capacitance也太大了吧，估计是线电容太大了。看能否优化这个path上的delay。

1359784773

回复 8# tianxiong_14


    怎么看出这就是ideal clock呢？clock后面不是写着propagated么？望指教，谢谢。

amd2010

没做clock tree不代表就是ideal clock

xyshadow

回复 1# 陈涛

1) clock is propagated -> CTS done

2) large fan out at U7/Y, HFN buffer/create buffer tree

    n12 long net leads to large cap, reroute or insert buffer on route
    capture clock delay 1ns shorter then launch, optimize clock tree to delay the capture reg
    large lib setup time, need to check .lib.

chlor

想看看这个CTS到底是做了还是没做啊，
1.0的差值是clock skew么