关于quaturs生成ddr2 IP 仿真问题

welliu

今天用quartus9.0生成了一个DDR2的IP 。
在NC-VERILOG里面仿真
出现了*E,UMGENE (D:/CVS/ddr2_altera_ip_40/testbench/ddr2_altera_phy_alt_mem_phy.v,517|5): An 'endgenerate' is     expected [12.1.3(IEEE 2001)].
(`include file: D:/CVS/ddr2_altera_ip_40/testbench/ddr2_altera_phy_alt_mem_phy.v line 517, file: D:/CVS/ddr2_altera_ip_40/testbench/ddr2_altera_driver.v line 19)
的ERRO，不知道是怎么回事，请大家看看 代码如下
// Generate auxillary clocks:
generate
    // Half-rate mode :
    if (DWIDTH_RATIO == 4)
    begin
        assign aux_half_rate_clk = phy_clk_1x;
        assign aux_full_rate_clk = mem_clk_2x;
    end
    // Full-rate mode :
    else
    begin
        assign aux_half_rate_clk = half_rate_clk;
        assign aux_full_rate_clk = phy_clk_1x;
    end
endgenerate


更疑惑的是 生成的代码里面有这样的语句
mem_array[i][0] <= 1'b1
直接对SRAM堆赋值