怎么总的testbench

sarahsarah · 发表于 2011-7-26 03:57:11

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怎么写一个总的testbench来综合多个相关联的模块，这些模块是分开写的，但是在同一个design中，相互之间有联系。

HAPPYWREAM · 发表于 2011-7-26 07:37:43

除了定义一些input，output信号之外，定义一些wire信号将子模块信号进行互联

zhyeah · 发表于 2011-7-26 09:04:48

可以使用include

sarahsarah · 发表于 2011-7-29 01:54:24

可以使用include
zhyeah 发表于 2011-7-26 09:04

登录/注册后可看大图

怎么用，可以详细讲讲吗。我发现在top level中弄成schematic可以访，你说的include是指top level 也是vhdl的吧，正是我需要的呢，怎么弄得？

yuwu131 · 发表于 2011-7-29 10:18:10

一般都是用verilog 进行例化、产生时钟、define、initial、include task之类的

ghost_ic · 发表于 2011-8-1 21:49:46

用include吧！！

sarahsarah · 发表于 2011-8-4 02:08:48

求例子！

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