求教verilog 代码解释和@ 的用法

wangdexiaowu · 发表于 2011-7-23 13:22:20

个人觉得加不加always都可以吧，理解用途就成了

zhunh · 发表于 2011-7-23 23:26:47

这一般是仿真用的行为模型，就是等到条件满足后才会执行后面的语句。

林祥生 · 发表于 2011-7-26 14:22:39

这是 tb 里面任务用的，建议看一下verilog 语言里面的任务

wxx116zh · 发表于 2011-7-26 15:05:37

是等待满足后面的条件，然后进行下一步。

lca6 · 发表于 2011-7-26 15:24:25

testbench里经常会用到的基本语法，看书去

gg9132qq · 发表于 2011-7-27 23:18:28

本帖最后由 gg9132qq 于 2011-7-27 23:20 编辑

晕每个人都说看书去为什么我就没有看到书上有啊。。。。那一本书啊

woodykite · 发表于 2011-7-28 14:55:58

回复 17# gg9132qq

《高级verilog设计》有#5，应该是属于testbeach，但是在该书中，这种@的形式，是可以综合成状态机的。我综合过！

ddh99 · 发表于 2011-7-28 22:10:19

学习了~

zjl840928 · 发表于 2011-7-30 17:08:30

always和@分开理解，一个是块标识，一个是触发条件标识同意

lvlv2011 · 发表于 2011-7-31 15:33:26

应该是在testbench里面用到的

[求助] 求教verilog 代码解释和@ 的用法