ISE12.1 关于KEEP约束！！！

pst86

举例：
input a,b,c,d;
output q;

assign q1 = a & b & c & d;
assign q2 = a & b & c & d;
assign q   = q1 | q2;

两个完全相同的四输入与门，其输出最后通过一个或门。不加以约束的话，会被优化掉占用资源为1个四输入LUT。
对两个与门输出加上KEEP约束，综合后会是3个LUT，但是map后还是1个LUT，还是被优化掉了... 。相同逻辑不想被优化掉，这里要是最终的，综合后的不算。。求好心人指点啊>_<

fpga008

你想要干什么？
你可以先去看一下四输入的LUT能够干什么
你若不想在P&R被优化掉，看你选用的是什么工具，一般工具都有这个选项

pst86

回复 2# fpga008

两个功能完全相同的模块输出做或门处理，它们的输入也是一样，相当于冗余设计。不加以约束的话会被优化掉。 用的是ISE全套工具，Spartan系列芯片。你说的设置选项在哪里啊~~