求助：VCDL输入信号问题

icccc1314 · 发表于 2011-7-11 10:00:16

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我正在做DLL，看了一些资料，也仿真了一些VCDL的电路结构，有一个问题，就是采用模拟的VCDL，自偏置对称负载结构的延时单元，输入是直接加参考信号方波吗？这样仿真出来好像每一级的延时不一样，第一级的输出没经过整形电路也不会是方波，第二级的输入就和第一级不一样，产生的延时也会不一样，是不是每一级后面都要先经过整形，整成方波才能输给下一级呢？希望高手帮忙解答一下。

icccc1314 · 发表于 2011-7-14 23:13:24

怎么没人帮忙解答？VCDL的输入时钟是方波吧？第一级延时和后面几级的延时不一样啊，是我延时单元设计问题吗？

liiru · 发表于 2011-7-15 10:00:48

最近也刚开始学DLL，如果不嫌弃是新手可以交流一下，QQ 251631669。

sanxingstar · 发表于 2011-7-17 17:06:22

应该是的

kechaoli · 发表于 2013-4-24 10:35:18

我正在做DLL，看了一些资料，也仿真了一些VCDL的电路结构，有一个问题，就是采用模拟的VCDL，自偏置对称负载 ...
icccc1314 发表于 2011-7-11 10:00

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问你一下啊，我单独仿真一个VCDL的时候，我要的DLL的工作频率范围是50MHz到150MHz，也就是延迟大致是6-20ns，我在输入加入了一个方波周期是6ns，我是要调试使延时单元的控制电源Vctrl在1V到5V变化时，延时时间能达到6-20ns的范围吗？如果我加150MHz这不是又变了吗？VCDL到底是怎样仿真的呢？谢谢了。。