astro 输出的。v在cadence中生成schematic

pursuedream

带了IP核，顶层用verilog写的，astro输出的。v文件在cadence中 verilog in 时 ip核未能生成schematic。后来将ip核的cdl文件单独导入倒是可以了。但调用ip核的那个模块还是不成生成schematic。请教带有ip核时改如何生成schematic啊 ？

pursuedream

怎么没人回答呢，是我没有讲清楚吗？

damonzhao

把你单独用cdl生成IP的那个库也加到reference lib.会怎么样？

pursuedream

回复 3# damonzhao


    那个不是lib，ip核也是导入lib下的一个cell。上层module 需要找的是ip核的symbol，ip核的cdl导入后生成schematic，然后自己生成了symbol。但是用总线模式（数据和地址线）时总是提示不匹配。后来没办法， astro 输出的hire。v和 这个symbol都用的 一位的。现在暂时这样解决了。

damonzhao

回复 4# pursuedream


    嗯嗯，我也以为只要有IP的symbol就能搞定呢.
干嘛一定要生成schematic？

pursuedream

回复 5# damonzhao


     想在Cadence里后仿真啊。用VCS仿真时虽然调用了SDF文件，但是下面的ip核的 。V文件不能反映实际电路啊，也达不到时钟速度。而我想看看实际的延时，做下瞬态仿真。

damonzhao

回复 6# pursuedream


    嗯嗯，那倒是

damonzhao

回复 6# pursuedream


    想问一下，你那个IP怎么从cdl导成schematics的？有没有BUS的控制option?

pursuedream

回复 8# damonzhao


    Cadence 里面 有CDL in  ，import 那里  和Verilog in  ，Stream in 一个菜单下。没有总线option。

damonzhao

回复 9# pursuedream


    知道了，你的是5141版本吧