关于时钟的问题：分频后的时钟可以与原时钟一起用吗？

追天鹅的青蛙 · 发表于 2011-7-6 00:29:03

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

分频后的时钟可以与原时钟一起用吗？
比如原时钟是clk 分频后是clk2, 在同一个设计中可以同时使用这两个时钟吗？
   always @（posedge clk)
   a<=b;

   always @（posedge clk2)
   c<=d;

   always @（posedge clk2)
   e<=b;
前仿没问题，但是不是这样使用后 DC综合和后端需要增加很多麻烦的约束，还是说就不能用

haichao_xjtu · 发表于 2011-7-6 09:41:11

DC里面要用set_generate_clock这个设置一下。。。

jackertja · 发表于 2011-7-6 10:59:29

用set_generate_clock设，会把两个时钟看成是一棵时钟树下的，平衡信号间的时序关系。
如果两个时钟之间在设计时已经当成异步处理，信号穿越很简单，用create_clock也可以。

lca6 · 发表于 2011-7-6 11:49:53

统同意

devilsword · 发表于 2011-7-6 16:54:53

可以,timing要注意

alenww · 发表于 2011-7-6 17:30:34

回复 1# 追天鹅的青蛙

最好把分频时钟作为使能来用，模块中采用统一时钟，这样后端处理起来会舒服一些

pptwo · 发表于 2011-7-7 09:18:30

syn俺不懂啊，用xilinx自带的综合器，会是什么现象呢？

woodykite · 发表于 2011-7-7 10:02:14

3楼说的很详细，学习了！

追天鹅的青蛙 · 发表于 2011-7-7 12:02:37

其实我也倾向于6楼的做法，当使能信号，可以节省很多麻烦

不过对于这个问题觉得还是应该了解下，用generate_clock 时钟树没问题，但是两个时钟间进行数据传输的话，是不是需要增加set_multicycle_path的设置。

Lawee · 发表于 2011-7-7 12:18:10

这个是门控时钟，是很难分析时序的

建议使用 PLL直接产生所需要的时钟哦

[求助] 关于时钟的问题：分频后的时钟可以与原时钟一起用吗？

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /1