請教verilog問題

chlor

/////Just for you test
reg dpi_d1, dpi_d2, dpi_d3;
always @(negedge rstb or posedge clk)
  begin
    if(!rstb)
      {dpi_d3, dpi_d2, dpi_d1} <= 3'b000;
    else
      {dpi_d3, dpi_d2, dpi_d1} <= {dpi_d2, dpi_d1, DPI};
  end

wire dpi_negedge = ~dpi_d2 & dpi_d3;

reg [1:0] cnt;
always @(negedge rstb or posedge clk)
  begin
    if(!rstb)
       cnt <= 2'h0;
    else if((cnt<2'h2) && dpi_negedge)
       cnt <= cnt + 2'h1;
   end

reg CHARGE_EN;
always @(negedge rstb or posedge clk)
  begin
    if(!rstb)
       CHARGE_EN <= 1'b0;
    else if(cnt>= 2'h2)
       CHARGE_EN <= 1'b1;
  end

laasong

謝謝各位大大  我會參考學習的~

jun_dahai

提供另一种省面积的方法：
   首先，将DPI信号2分频：
   reg div2_dpi;
   always @(negedge DPI or negedge rstn)
        if(~rstn)
           div2_dpi <=  1'b0;
        else
           div2_dpi <= ~div2_dpi;
    然后，使用2分频后信号的下降沿作为触发条件，产生需要的信号，也可以使用latch锁存数据：
   reg change_en_r1;
   always @(negedge div2_dpi or negedge rstn)
        if(~rstn)
           change_en_r1 <=  1'b0;
        else
           change_en_r1 <= 1'b1;
    最后，最好再使用主时钟同步2次，消除亚稳态的影响：
  reg change_en_r2;
   reg change_en;
   always @(negedge DPI or negedge rstn)
        if(~rstn)
         begin
           change_en_r2 <=  1'b0;
           change_en      <=  1'b0;
         end
        else
         begin
           change_en_r2 <= change_en_r1;
           change_en      <= change_en_r2;
         end

gamehama

一个计数器从0到5计数，DPI就是这个计数器除以2得到的余数？