【求助讨论】一个简单的关于时序的问题

chlor · 发表于 2011-7-6 10:32:48

实际电路中，CLK时钟域的产生的信号都会在时钟沿之后跳变的，大概tCK-Q，昨天不是讨论过么。
另外，时序逻辑的赋值最好用<=, 组合逻辑才用=。

Lawee · 发表于 2011-7-6 13:00:34

仿真上看，是一样的
加了延时，仅仅是为了便于看波形而已，不加也是没有关系的

alenww · 发表于 2011-7-6 14:20:19

回复 1# lvlv2011

实际上，如果valid信号是外部输入信号的话需要做同步处理，之后才能按照同步时钟域处理，也就不存在你说的沿打沿的情况了

justshuashua · 发表于 2011-7-7 08:47:54

回复 9# lvlv2011

同步逻辑的话，在FPGA内部是可以保证不会出现沿打沿的，前提是只要时序满足约束就可以了。如果是外部管脚送进来的信号（系统同一个时钟）
，那么就要正确约束输入的最大最小延时（即约束Tsu和Th）

追天鹅的青蛙 · 发表于 2011-7-7 16:35:47

回复 7# lvlv2011

实际情况的话，如果两个沿重叠这个地方会出现竞争的现象，必须用非阻塞赋值

pengbo15 · 发表于 2011-7-9 00:24:36

学习中。。。。。。

assassin_cn · 发表于 2011-7-11 16:10:09

上升沿重叠的这种情况，我觉得是取0，因为是取前一个时刻的值，你仿真试试看吧，本人愚见

zhunh · 发表于 2011-7-11 19:49:54

上升沿是VALID应该为0，因为VALID从0变到0有个时间的。

418478935 · 发表于 2011-7-12 10:57:04

你这个是功能仿真还是时序仿真
如果是功能仿真的话，这个应该是正常的吧？
时序仿真的话，信号肯定有延迟了。

yangtongxin · 发表于 2011-7-12 18:26:48

仿真的时候不用考虑的
至于你说的实际情况：首先为满足setup hold时间综合还有布局等工具会自己做一个时钟树，在原有的信号线上加上buffer 反向器等等之后还考虑线延迟和器件延迟
最后生成的波形应该是 valid数据先到 clk后到具体时间差不多跟你插入时钟树时用的延迟文件有关

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