求用systemverilog 验证的实例

srouyang · 发表于 2006-11-1 16:39:45

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那位大虾有用systemverilog 进行验证的实例马？可否共享以下

liuiang · 发表于 2006-11-1 18:10:16

modelsim例子程序很容易理解的，建议参考。

edalearner · 发表于 2006-11-10 22:56:32

First you should get the simulator ready. Some examples can be found from the install directory of the tool.

fkeetop · 发表于 2006-11-14 15:32:40

这个语言据说很有前途

debugger · 发表于 2006-11-15 16:50:27

你可以参考清华出版社的《System Verilog Assertion 应用指南》很不错的了！

yangyuf · 发表于 2006-11-15 17:25:55

同意二楼的看法

wangzi · 发表于 2006-12-9 16:16:07

《System Verilog Assertion 应用指南》电子版本可以下了!

chmingxin · 发表于 2006-12-21 17:36:09

先去下了~~~~~~~

chmingxin · 发表于 2006-12-21 17:39:08

要不您发上来吧~~~~~

changan_hunter · 发表于 2006-12-22 15:29:25

哪里能下到这本书呀？

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