[建议]谁来设计usb控制器

jackzhang

欢迎!

hoboyong

jacky520  :
        你以前做什么，1.1 or 2.0，全支持吗，我很想找人讨论，留下联系方式如何
  我的信箱  hoboysg@sina.com

jacky520

low speed 和 full speed的都做过，有点久了，不知道还记得多少，
如果需要的话可以交流 jacky_zql@yahoo.com.cn

hoboyong

我现在写dma，需要添加head chunks，没有找到相关资料，你知道同步传输（iso）中的一个包的前三个字节的意义吗，我猜想是第一个是8‘h00  第二三个字节表长度，你认为对吗，这是一个及其关键的部分

hoboyong

to jacky520：
   我的QQ：26663089   可以QQ联系

iamchine

   

下面引用由hoboyong在 2003/11/27 06:57pm 发表的内容：
我现在写dma，需要添加head chunks，没有找到相关资料，你知道同步传输（iso）中的一个包的前三个字节的意义吗，我猜想是第一个是8‘h00  第二三个字节表长度，你认为对吗，这是一个及其关键的部分

感觉你对协议的理解有问题，ISO传输包和BULK,INT包除了没有握手响应包外没什么其他区别了，就是令牌包（IN packet/OUT packet）+数据包（DATA0/DATA1 etc.）的结构。
令牌包三个字节定义是通用的，PID(1Byte)+ADDR(7bit)+ENDP(4bit)+CRC5(5bit)
至于DMA实现机制就天马行空了，但总得需要MCU/CPU参与吧。
不太清楚你说的head chunks，是FIFO里面的内容还是在SIE中用到的？

hoboyong

下面引用由hoboyong在 2003/11/27 06:57pm 发表的内容：
我现在写dma，需要添加head chunks，没有找到相关资料，你知道同步传输（iso）中的一个包的前三个字节的意义吗，我猜想是第一个是8‘h00  第二三个字节表长度，你认为对吗，这是一个及其关键的部分



感觉你对协议的理解有问题，ISO传输包和BULK,INT包除了没有握手响应包外没什么其他区别了，就是令牌包（IN packet/OUT packet）+数据包（DATA0/DATA1 etc.）的结构。
令牌包三个字节定义是通用的，PID(1Byte)+ADDR(7bit)+ENDP(4bit)+CRC5(5bit)
至于DMA实现机制就天马行空了，但总得需要MCU/CPU参与吧。
不太清楚你说的head chunks，是FIFO里面的内容还是在SIE中用到的？
phlip PDIUSBD12中关于DMA传输是这样说的，要添加或者删除信息头（head chunks），我以为批量传输中数据象控制传输中数据一样有表示整个传输长度的字节（第一个字节），现在我查的资料中发现批量传输中的数据（除掉sync，pid，crc外）没有这个表示长度的字节，于是～～～～～～～我就更纳闷了，是不是phlip有意作弄人，？好像做DMA的人很少，是不是过时了？

iamchine

<phlip PDIUSBD12中关于DMA传输是这样说的，要添加或者删除信息头（head chunks），我以为批量传输中数据象控制传输中数据一样有表示整个传输长度的字节（第一个字节），现在我查的资料中发现批量传输中的数据（除掉sync，pid，crc外）没有这个表示长度的字节，于是～～～～～～～我就更纳闷了，是不是phlip有意作弄人，？好像做DMA的人很少，是不是过时了？>
其实对于DMA本身实现机制还是比较简单的，无非是DMA长度寄存器，启动/停止控制位，根据这个来实现状态机控制对2端MEMORY的读写信号控制。
至于philips的head chunks，我想是针对BULK/ISO包如何识别是DMA传送包还是MCU/CPU读取该包的标志，有点类似Mass Storage Class的BulkOnly协议中的CBW/CSW包，这种机制是一种自定义的协议，看你怎么做了。

linqing171

2.0 速度高怕是不容易,我做的最高的也只有40M的逻辑分析仪
linqing171@163.com

iamchine

2.0除了PHY中的高速模拟PLL及Transceiver部分外，其数字模块的主时钟并不高，按8比特位宽也就60MHz而已，现在的FPGA足够胜任。