后端面试--每日一题（037）

caohua1986517

如果非得一个pin/port，既作为signal clock，又作为scan clock，在定义的时候是不是应该有些条件控制？

522526tl

回复 7# zzczx
这个 set_input_delay -add_delay 也不对吧 我试了下，

如下执行的话，delay就是1ns，

set_input_delay 2.000 -clock "clk" [get_ports{din1} ]

set_input_delay 1.000 -clock "clk" [get_ports{din1} ]

如果如下，就是2ns的delay

set_input_delay 2.000 -clock "clk" [get_ports{din1} ]

set_input_delay 1.000 -clock "clk"  -add_delay [get_ports {din1} ]

但都还是同一个时钟的啊，问题问的不是同一个端口是否可以被多个时钟约束吗？这里难道要在-clock后面，改时钟的名字？要这样吗？

set_input_delay 2.000 -clock "clk1" [get_ports {din1} ]

set_input_delay 1.000 -clock "clk2"
-add_delay [get_ports {din1} ]

tonyhard

多个时钟当然时钟名字是不一样的了。

atianone

dingdingding

atianone

dingding

lbt556653

对的，port可以是同一个，名字不能相同

vlsi503

为什么CLOCK PORTS不需要加约束啊，那些定义时钟周期，波形，uncertainty等，不算是约束吗？