请教关于quartus如何添加时序约束

hzh_zxc · 发表于 2011-6-15 23:55:44

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

做FPGA开发有三年了，但对于时序约束缺了解甚少，只约束过时钟的最高频率fmax，其他的约束都没用过。请教高手如何添加时序约束，优化自己的设计，或者推荐一些好的资料也行啊，多谢！

justshuashua · 发表于 2011-6-16 08:53:50

Altera有TImequest的培训资料，网上应该可以找到的

tomzhuo · 发表于 2011-6-16 09:51:06

了解解了

demonsolar · 发表于 2011-6-16 09:54:13

欢迎进qq群127971002 一起讨论时序问题。一般设fmax，false path，muti path

Lawee · 发表于 2011-6-16 10:37:03

timequest的user guide，全部学习一遍就是高手了

dogpigzheng · 发表于 2011-6-16 22:33:04

看看ALTERA 的AN433，AN477

louisesunjie · 发表于 2011-6-19 13:37:07

altera 的timequest 以及 timequest 的cookbook，就是很好的学习资料，看完这个应该可以对付基本的时序分析问题了

3008202060 · 发表于 2014-7-24 15:04:31

学习学习。。我也刚开始学

tomzhuo · 发表于 2014-7-25 10:40:29

基本就没什么可约束，所有的软件在静态时序分析上讲的都一样，约束带来的提高我感觉还不超过5%，甚至感觉不出什么变化。但是如果做asic就不一样，DC 综合，place and route，这里面也就是后端的东西还是蛮值得研究的，fpga timing 直接从design开始保证，如果遇到某些算法组合逻辑太大，又实在不好pipeline，要么降频，要么改算法，其实我是发帖混分数的，哈哈哈

笑陵韵 · 发表于 2014-11-19 16:46:27

楼上说的有一定道理，不过仅对简单FPGA设计是可以的，设计稍复杂一些估计就问题一堆了

[求助] 请教关于quartus如何添加时序约束

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2