大家有没有谁做过拿一片 CPLD/FPGA 配置一片 FPGA 啊？需要注意什么地方吗？

lzl19860420 · 发表于 2011-6-14 16:57:21

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大家有没有谁做过拿一片 CPLD/FPGA 配置一片 FPGA 啊？（我用的模式是 SelectMAP ）
需要注意什么地方吗？
CCLK 时钟最大只能到 50MHz 吗？对 CCLK 的频率有什么要求呢？
配置完成之后 Done 信号是一直为高电平还是只持续若干个 CCLK 周期呢？如果是后者，究竟是几个 CCLK 周期呢？

acgoal · 发表于 2011-6-14 19:47:11

如果是Xilinx的FPGA，其官方网站上有文档。说的非常详细。你去看看，否则一两句话说不清楚的。

tonylzez · 发表于 2011-6-15 15:18:23

done一直为高，如果你只是把prom里的配置文件写到fpga里，应该很容易。配置时序都一目了然，简单配置成功很容易做到，如果对配置文件做些操作难度就大多了

jackzhang · 发表于 2011-6-20 23:20:20

这是10年前做的CPLD配置xilinx fpga的代码，可以参考，模块cpld_encrypt.v是用来通过cpld和fpga的简单加密来实现在cpld不被破解的情况下保护下载文件不被破解

hllyh · 发表于 2011-6-21 09:48:27

学习，学习。谢谢！

lzl19860420 · 发表于 2011-6-23 09:03:10

我配置了一次，发现 Done 信号在配置文件还未完全发送完就变高了，然后就一直为高，第二次配置时一直为高？这不对啊？急求达人解答！

lzl19860420 · 发表于 2011-6-23 09:09:03

回复 3# tonylzez

你说的 Done 信号一直为高，在第二次配置时也一直为高吗？也就是说一旦第一次配置完成以后就没低过？是这样吗？

[求助] 大家有没有谁做过拿一片 CPLD/FPGA 配置一片 FPGA 啊？需要注意什么地方吗？

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