verilog实现秒表功能，动态实现

haichao_xjtu · 发表于 2011-6-13 18:08:16

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这个程序是用verilog实现的。
一共有五个自模块。
CLKGEN.v CNT10.v CNT6.v DISP.v TOP.v

其中TOP.v是最顶层模块。
实现的功能是对4个秒表计数。有四个数码管两个实现秒计数，另外两个实现分钟计数。

top_test.v 是测试模块。

在进行fpga综合的时候，只需要调用CLKGEN.v CNT10.v CNT6.v DISP.v TOP.v 这五个模块，进行综合设计。

在QUARTUS II综合实现的具体的功能，很久以前做的了，具体是那个器件型号忘记了。。。。。