使用Catapult实现C到verilog的转换时需要注意哪些问题

xiaobing2003 · 发表于 2011-6-10 09:09:24

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最近刚刚开始进入使用catapult的使用和设计阶段，对于这个过程中遇到的问题跟大家分享和讨论
1.首先在catapult的C设计中要在主程序前加#pragma design top以示这是顶层文件
2.void main（端口定义）需要对输入输出端口进行定义，但无需定义成输入输出端口，系统会自动识别
定义的时候需要调用catapult软件里的库文件ac_int.h，所以也要添加#include “ac_int.h”
3.无需添加状态机，在之后的综合过程系统会自动添加。

alfhsu · 发表于 2011-11-1 11:53:34

Thanks for your sharing!!!!!!

assassin_cn · 发表于 2011-11-8 11:20:30

谢谢楼主分享心得，我最近也在弄这个的

ysire · 发表于 2011-12-3 19:15:23

多谢楼主，能否制作一个详细的教程

ysire · 发表于 2011-12-3 19:59:45

从systemc怎么变成Verilog啊

小陶 · 发表于 2011-12-3 21:29:05

C to verilog 效果能好吗？

SKILLER · 发表于 2011-12-4 10:04:45

没有试过，不知道对于比较大的resource效果怎么样？

akira · 发表于 2011-12-8 18:49:35

看文档看得晕晕的

akira · 发表于 2011-12-8 18:50:26

lz可以做个教学文档了...

0815211023 · 发表于 2012-9-26 11:05:22

着个怎么学习

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