如何避免synplify综合时的信号名称变化

清扬如昀

   

可以把想要看的信号放到端口中输出，这样就很直观的能看到了。
这个方法可行吗？
圣斗士 发表于 2011-6-9 23:09

                               
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    这样的话，在Synplify综合时，信号名倒是不会变化；但是在Quartus综合之后，又会优化的！
    而且，把信号拉到端口上，难免会增加电路资源，甚至会影响时序！
    其实，我不是单纯的想保持信号名。我主要目的是想怎么才能使得综合之后的信号能直接对应于RTL的信号，这样会更有利于进行分析和调试；
因此，避免优化也是一种办法；还有一种办法是，生成一个地址映射文件来记录RTL的信号与综合之后的对应关系，这样的话难度较大！
    希望，各位还有其他更简便的方法来实现！谢谢！

speedUp

MARK~

alpha1027

   

一般在综合后的网表中的信号都会被打平，信号名称变化也很大，很难对应出RTL中的信号。
有哪些方法可以避免 ...
清扬如昀 发表于 2011-6-9 12:47

                               
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   是啊，觉得这个问题很麻烦，有些模块，在别的地方还用了哪~

berkji

学习一下

河源皮

verilog代码中：
(* syn_keep = "true", mark_debug = "true" *) wire [7:0] char_fifo_dout;

或者在SDC中：
define_attribute {n:char_fifo_din[*]} {mark_debug} {"true"}
define_attribute {n:char_fifo_din[*]} {syn_keep} {"true"}

殷工

VIVADO的userguide上有讲这个，应该是用DONNOT_TOUCH 语句吧

mythbuster

回复 15# 河源皮


   这个是vivado的吧 ISE不知道行不行

xhou

请问一下，针对cadence公司的genus工具，如何解决wire变量名改变的问题呢？