encounter 布局布线后仿真不对

fff1984292 · 发表于 2011-6-4 10:58:22

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我使用的是encounter 8.1，直接使用了encounter导出的spef做STA，然后导出sdf文件做后防，STA没有问题。后防要将周期扩大5倍才能通过。很是迷茫，请问各位，这种情况应该从哪着手去查？谢谢。

陈涛 · 发表于 2011-6-4 11:13:06

在仿真的波形中，从有时序违法的信号往前量出信号的延迟，再到STA report中查相应的path，比较结果就知道错在什么地方了

fff1984292 · 发表于 2011-6-4 11:25:33

嗯，谢谢。但是我觉得如果只是有某些路径延时时序违反，按照正常思维不应该偏差那么大啊。请问您觉得这种问题，最大的可能性是出在什么地方。而且我用STA做过时序分许，Formality检查过一致性。

陈涛 · 发表于 2011-6-4 11:46:34

仿真信号与时序约束不一致

fff1984292 · 发表于 2011-6-4 11:56:58

谢谢，能说的详细点吗？不太明白您说的“仿真信号与时序约束不一致”指的是什么

陈涛 · 发表于 2011-6-4 13:33:28

仿真信号之间的时序关系，与约束里面定义的时序关系，不一致

richardguo · 发表于 2011-6-4 16:57:25

STA和simulation的配置是不一样的，这个要靠自己去debug，其他人说的只能给你一点guide

leoraja · 发表于 2011-6-5 01:01:16

Thnaks guys....

fff1984292 · 发表于 2011-6-7 13:04:18

谢谢各位，开始想尽快找到解决方案，这两天在仔细检查问题，发现问题出在，由于用到的存储器verilog模型是用的总线型的端口描述方式。结果导致，从pt导出sdf文件的时候，会出现 Q\[1\]这样的端口，本来自己觉得也没问题，但是在用VCS做后仿真的时候，VCS却把这种端口认识成了\Q[1]。显然在网标中肯定没有这样的端口，从而导致反标失败。对于这种现象，我应该怎么去修改它呢？谢谢各位。

龙溪小泮 · 发表于 2011-7-19 17:56:14

学习一下

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