请教：Cadence AMS混合仿真Connect Rule的问题。

hawkwgp · 发表于 2011-5-31 14:46:15

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

请教，我在用Cadence AMS混合仿真时，ConnectRule选用User-defined(ncverilgo)并选择一个connect.vams作为connectrule。这时模块中就不能包含用verilog－ams描述的子模块，仿真时报错为：定义了多个connect rule。可是如果吧connectrule去掉，又报错：没有定义connect rule。
是不是只要我用了verilgo－ams建模，仿真器就不能在数字和模拟模块之间自动插入connector呢。不知道应该怎么处理这个情况。请大侠指点！！多谢！！

amirjon · 发表于 2011-10-22 06:46:46

lizhaohong520@ · 发表于 2012-4-11 16:59:41

回复 1# hawkwgp

我是找不到这个connectrule啊··兄弟！！！！！！！！！！！！

robberxiong · 发表于 2012-6-4 19:58:44

还是没有人解答这个问题么？我也是遇到这种问题，头痛啊，都看user muanual好几天了，都没有找到答案！

robberxiong · 发表于 2012-6-5 20:22:16

问题基本解决，大家自己搜一下论坛，问题主要有两点：
IUS安装时候connect_lib库一般好像不全。结果在选择built-in项时无法选。
二是看是否work目录下面的cds.lib是否设置好了softinclude $AMSHOME/tools/inca/files/cds.lib

qaz1999 · 发表于 2013-11-16 22:46:40

回复 5# robberxiong

try

hujiaomianhao · 发表于 2014-1-6 10:59:29

学习中!!!!!!!!!!

jmchf123 · 发表于 2015-12-10 16:38:14

回复 5# robberxiong

我在用ams进行混合仿真的时候，怎么数字部分verilog代码的位拼接结果是相反的，{}里面的左边成了低位，右边成了高位？这是什么问题啊，求大神请教！

robberxiong · 发表于 2015-12-10 23:14:14

回复 8# jmchf123

是不是你自己接反了高低位？

jmchf123 · 发表于 2015-12-11 11:02:28

回复 9# robberxiong

没有接反啊，是在一个数字模块里面进行位拼接，结果这个数字模块的输出就不对，高地位是相反的，这是什么情况？请大神赐教

[求助] 请教：Cadence AMS混合仿真Connect Rule的问题。

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2