请问负的hold时间和建立时间一般由什么引起的?

yifan225 · 发表于 2005-9-15 07:51:52

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请问反标的SDF文件里面负的hold时间和建立时间一般由什么引起的?
1. 到底是那些原因引起了setup和hold time是负的呢?
2. 负的话对设计有什么影响么?
3.一般的设计建立时间和保持时间是不是都为正呀?

francisus · 发表于 2005-9-15 08:11:26

Unless you are using 90nm or deeper, typically setup and hold time should
be positive. Some high-speed cells, for example scanable flipflops, can
be built to have negative setup and hold margins. It is to satisfy timing
requirements easily.
The latest version of primetime and VCS are able to handle negative values,
hence it is not a problem for netlist simulation.

hujiaomianhao · 发表于 2008-10-24 14:59:38

是不是和电路前面的延迟时间有关啊

CIAO · 发表于 2008-10-25 15:50:57

不太明白　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　

dunji · 发表于 2008-10-25 20:29:40

问题不清楚啊

wz_cdj · 发表于 2009-11-6 13:54:19

NVIDIA面试官问我同一个问题：有没有负的建立时间setup time 和hold time ?这又代表了什么含义

wz_cdj · 发表于 2009-11-6 14:17:05

负的setup 和 hold time 还是比较好理解的。

讨论一下setup time violation 的形成---因为信号比clock 后到达DFF,或者说到达的时间太晚了，这个时候这个DFF就没有办法采样到这个信号，于是就出现了slak。

假设你对一个DFF做优化，你会怎么做？---打包这个DFF，假设为DFFA。在DFFA中把clock加delay，再连接到原DFF。这样你的信号就可以走的慢一点，慢到比clock还慢都没有问题---而这个时候setup time 就被你给优化到负的值了。同样的可以解释负的hold time。

younghorse · 发表于 2009-11-14 09:50:41

学习！~~

ecnuapple · 发表于 2010-1-5 11:39:05

可以看看timing那本书，很好的！这个论坛就能够下载！

lennon0071 · 发表于 2010-1-6 23:59:32

学习了。。。。。

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