还是关于全差分运放仿真的问题（settling 和 DR)

wulong527

再问这个问题之前，已看过不少论坛里前辈们留下的关于全差分资料，慢慢学习明白了全差分的一些指标和它的仿真方法，但还有个指标始终没有找到仿真方法，用“全差分运放仿真”在论坛里也只搜到6篇文章，所以还是对这个老问题在这里请教大家了：
        1、settling time的仿真，有资料介绍说仿真方法如下图

在Vin+ Vin-加一个阶跃信号，这时需要在A、B两点加入共模电压以确定直流工作点，一种方法是
         ".IC A 2.5"
         ".IC B 2.5"
是不是给这个节点赋初值？如何实现了？我尝试了一下仿真器的 ”convergence aid”命令，但仿真时好像无效。
另有资料介绍说直接闭环带上开关时序仿真，但这种方法应该留在最后仿真吧，因为不方便根据负载情况手算和初步验证，一旦闭环参数修改，又只能根据仿真来回修改，方向性不强；
还有资料说，去掉上图的Cs，直接在Vin+ 和Vin-在一个共模电压，再加一个阶跃信号，这种方法是否完备了？

        2、DR，这个指标是像ADC仿真那样，加一个低频信号，然后采集一定数量的数据，用matlab分析吗？这方面的知识，阅读和了解了一些，但还么实际操作过，所以很多细节不清楚，比如低频输入信号的形式、幅度、频率，数据采集的点数、matlab分析的点数（在分析前是不是要用个滤波窗口先处理下数据了？），假如以1个200K的采样频率的sh为例，上述这些参数该如何设定了？看了一些资料，但针对性不强，如果有什么针对性强的资料，忘各位大虾不吝赐教啊~~

ylm1988722

我是新手，最近也碰到类似于建立时间的问题，您上面提到类似于ADC仿真的字样，我想问您一下，您做过ADC吗？因为我最近在做一个SAR ADC，在那里面的DAC输出尖刺比较大，以致影响到了整体的性能，您能否指导我一下，如何比较有效的消除这种尖刺吗？
  呵呵，不好意思，没能给您提供帮助，反而向您求助，请见谅。

wulong527

回复 2# ylm1988722


         表示高兴、惭愧和淡定~~
         我也是在很菜鸟级的，也是跟你一样在学习着，就SAR ADC就没什么经验了。。所以建议也就没了，
         我们一起等高手来解答，一边多看看论坛里资料吧，很多前辈们留下过很多好东西的，只是找需要点时间，我相信~~

wulong527

slew time 只有闭环可以仿真吗？

核桃树

非常感谢

kkxxgg

KAN KAN

chensihai

回复 2# ylm1988722


    DAC的毛刺有可能是由于采样电容采样DAC信号时，DAC输出瞬态负载能力不足造成的。

独孤阳

tong wen