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本帖最后由 liya_10 于 2011-5-10 16:01 编辑
随着半导体加工工艺的发展，晶体管的特征线宽越来越小，现已降到数十纳
米数量级。这一变化趋势在提高芯片集成度的同时提高了晶体管的工作速度，但
也加剧了晶体管阂值电压的波动，给SRAM的设计带来新的挑战。
论文以提高速度、降低功耗、减小面积和抑制工艺波动为主要目标，通过研
究65nmSRAM的结构，最终设计完成了一块1024x32的SRAM，其版图面积为
0.0376m耐，带Rc的后仿真的平均工作电流为4.3mA，cLK到Q的时间为
0.548ns。论文的主要研究内容如下:
一、分析研究了SRAM的多路选择架构。从理论上分析了SRAM多路选择
架构中一级架构和二级架构及其相应单边结构和双边结构的性能，指出随着灵敏
放大器特征数字的增加，二级架构的性能相对于一级架构的优势越来越明显;二
级架构的最优结构出现在其两级译码的两个特征数字相近时。该最优两级架构最
多可以使SRAM读取时间比传统一级架构减少33.6%。
二、分析研究了SRAM的时钟电路。从概率学角度分析比较了两种主流的
放电电路的性能，并通过100，000次蒙特卡罗的仿真证明了分析结果，最终选用
较优的一种构建了时钟电路。这个时钟电路很好地实现了SRAM各部分的协同
工作，并且具有在流片后再调节SRAM性能的功能。
三、分析研究了SRAM的译码电路。指出了译码电路设计中要考虑的众多
因素，说明了减少功耗、增加存取速度的译码电路的设计方法，分析介绍了logica
effort理论在译码电路设计中的应用。并为非对称逻辑门建立了电路模型，分析
了其优势，指出了其在译码电路中的作用。 |
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发表于 2011-5-10 15:45:08
