请教：多端口ROM的verilog设计问题

acgoal · 发表于 2011-5-10 20:59:04

回复 10# greenhope

没错，你要做资源的优化配置。
1. 如果FPGA资源不够，那么你需要优化算法，比如你现在一个周期读32个，跑到10M频率，那么你现在可以用20M频率，这样你只需要16个ROM就可以了。因为，从你的描述中来看，你每个ROM存的东西都一样。为什么要复制这么多次？非常浪费资源。
2. 如果FPGA资源足够，那就随意了。
所有的这些都需要设计人员来权衡以做决策。

summuy · 发表于 2011-11-17 13:32:40

学习学习

kalote · 发表于 2011-11-17 15:31:18

按照你的设计　实例化　没有提高时钟频率方便；前提是处理数据的时钟不高

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