关于PT的SDC约束问题？

abao123 · 发表于 2011-5-9 13:16:42

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做PT的时候，
1.DC综合后和PR后有什么区别吗？
2.DC综合后SDC文件中的wire_load_model,set_operting_condition,max_area这些就不需要了，请问下其他设置比如：
input_delay/output_delay,max_capacitance,max_fanout,set_propogated_clock,set_clock_latency,set_driving_cell等这些要保留吗？
3.PR后能够提取spef文件，在这样的情况下我想问下input_delay/output_delay还需要吗？当然set_clock_latency,set_driving_cell这些都是不需要设置了。
4.另外在问下在PR后max_capacitance违例，而且在 OPT后还是有很大的vio，请问该如何处理？
谢谢！！

abao123 · 发表于 2011-5-10 09:25:36

自己顶一下，期待关注！！

abao123 · 发表于 2011-5-11 15:14:37

自己再顶一次！！！！

iyangyang517 · 发表于 2011-5-11 17:17:05

PR会插入clock/reset tree, 关于第4条，出现很大的violation可能是wire_load_model没有被关掉

wagewage2 · 发表于 2011-5-11 17:43:34

wire_load_model, set_clock_latency, max_area 不要，其它PR后都要

power9 · 发表于 2011-5-12 11:17:29

见下，学习了

abao123 · 发表于 2011-5-12 14:21:27

那DC综合之后做PT分析哪些需要哪些不需要呢？
另外再想问问input_delay/output_delay在DC综合后和PR后做PT都需要吗？

陈涛 · 发表于 2011-5-12 16:03:52

1.DC综合后和PR后有什么区别吗？
clock period, clock uncertainty上有些不同

2.DC综合后SDC文件中的wire_load_model,set_operting_condition,max_area这些就不需要了，请问下其他设置比如：
input_delay/output_delay,max_capacitance,max_fanout,set_propogated_clock,set_clock_latency,set_driving_cell等这些要保留吗？
要保留。 set_propogated_clock只在CTS后使用

3.PR后能够提取spef文件，在这样的情况下我想问下input_delay/output_delay还需要吗？当然set_clock_latency,set_driving_cell这些都是不需要设置了。
依然需要

4.另外在问下在PR后max_capacitance违例，而且在 OPT后还是有很大的vio，请问该如何处理？
可能是工具的问题，或者你使用工具的问题，还有可能是那个input pin本身的cap就很大，没办法

abao123 · 发表于 2011-5-12 16:42:59

感谢陈涛版主，呵呵，以前那个论坛就经常问你问题，可惜现在访问不了了
谢谢！！

hanmengni · 发表于 2011-9-24 05:11:01

不错
不错

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