IC前端设计絮论

perfect643 · 发表于 2011-9-30 15:52:46

回复 1# jackertja

写的非常好，学习中

wqiang0120 · 发表于 2011-10-3 20:58:01

谢谢楼主的分享。

littlecp3 · 发表于 2011-10-6 23:52:27

谢楼主好人啊

arthurwp · 发表于 2011-10-11 15:34:28

回复 1# jackertja

支持原创，楼主可以出书啊内容整理的更有条理就好了

bluedevil2005 · 发表于 2011-10-16 21:50:02

mark一下楼主分享精神

yyl494577003 · 发表于 2011-10-26 21:00:28

楼主写的不错，只是内容太少了

Emersondjp · 发表于 2011-10-31 14:24:15

看看，慢慢积累~ 向楼主看齐~

brutal918 · 发表于 2011-10-31 19:43:22

非常感谢楼主分享,谢谢了

lhrace · 发表于 2011-11-1 08:45:20

Funtion 和task与module有什么区别吗？直接用module来代替不就得了吗，好像task在有些verilog还不支持，在仿真里面用的多是吧

yuanwolf2008 · 发表于 2011-11-1 09:03:49

支持楼主

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