MIPS 32 bit processor (5 stage pipeline) verilog code

1145806063 · 发表于 2011-12-14 13:57:32

楼主，好帖，学习学习

zht411701178 · 发表于 2011-12-29 12:47:20

楼主，有个疑问： alu.v里面的那个实现功能，有加、减、或、与、相等判断。但是没有明白
data_out<=alu_a<<alu_b;和data_out<=alu_a>>alu_b; 这两种移位是什么功能？求解释啊！

flyfishwy · 发表于 2012-3-16 21:23:15

好东西，感谢
！

besttian · 发表于 2012-7-1 15:19:35

写的不错，等会儿我跑一下仿真看看行不行，再来评论。

autumnwind · 发表于 2012-7-10 13:25:14

很好的资料，学习

qiang0204 · 发表于 2012-7-10 13:32:37

回复 1# eagleice

是你写的吗？

781349304 · 发表于 2012-11-13 19:44:34

thank you 嘿嘿

mailforreg4 · 发表于 2012-11-19 15:48:05

这个应该就是个模型吧。

000xjy000 · 发表于 2012-12-2 15:59:11

姑且看看，感谢分享

gmtang97129 · 发表于 2013-1-8 23:30:06

好资料谢谢

[资料] MIPS 32 bit processor (5 stage pipeline) verilog code