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查看: 2708|回复: 1

[原创] 【跪求】systemverilog如何编写一个时钟脚本

发表于 2011-4-21 17:01:48 | 显示全部楼层 |阅读模式

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就是我们平常对硬件语言编译了之后不是要仿真吗，一般都是手动建立一个时钟的，我想问的是，如何用systemverilog编写一个时钟脚本，各位大侠一定要献计献策啊。小弟先谢过了。。。。

systemverilog, 脚本

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发表于 2013-5-26 19:11:35 | 显示全部楼层

bit clk ;
initial
begin
   clk =0 ;
   forever
      #(CLK_PERIOD/2) clk =~clk ;
end

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