使用VC6.0和ModelSim编译和仿真你的SystemC设计

ningwei8027 · 发表于 2011-4-21 10:31:41

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最近在弄windows的verilog仿真环境，用vc，matlab，modelsim发两个参考文件不知道对大家有没有帮助，有做这方面的大家可以站内交流，呵呵！

zyzfgpzgh · 发表于 2011-4-21 11:54:03

这个可以做什么？

smy05 · 发表于 2011-4-21 19:02:07

thanks!!!!!

liuyaohui1 · 发表于 2011-4-25 20:30:12

xiexie!!!!!!!!!!!!!!11

liu8033 · 发表于 2011-5-9 16:44:13

这个可以做什么？

liu8033 · 发表于 2011-5-9 16:46:07

垃圾资料，大家不要下了！

ee_design · 发表于 2011-6-12 14:28:05

对这个比较好奇，下载下来看看先

gunandknife · 发表于 2011-6-13 15:28:54

多谢楼主!!!

shipping21 · 发表于 2011-6-19 01:47:54

多谢分享!!!

hmilning · 发表于 2011-9-5 14:11:34

非常感谢，下来试试

[资料] 使用VC6.0和ModelSim编译和仿真你的SystemC设计