verilog中的截位问题

apolloooooo · 发表于 2011-4-18 14:46:15

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我要做两个复数的乘法，两个复数的实部和虚部均用8位表示，其中1位符号位3位整数位4位小数位，是补码的形式。
现在输出的结果是16位，我想截成8位的，
我想问16位的结果中是不是2+6+8的形式？
如果截成1+3+4的话，整数部分是不是就差得比较多了？
谢谢~

jackertja · 发表于 2011-4-20 09:11:38

如果是自己写的带符号乘法器，一般在乘法器内部已经做了（1+3+4）*（1+3+4）=（1+6+8）。
如果直接写*号，应该先取绝对值成（3+4）*（3+4）=（6+8），再自己添上符号位。
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输出结果要截成（1+3+4），要先考虑整数会不会溢出。

silencefpga · 发表于 2011-4-20 09:44:50

回复 2# jackertja

谢谢你的解释

apolloooooo · 发表于 2011-4-20 13:54:05

回复 2# jackertja

谢谢回复
我是用的内部的复乘器。。。

jackertja · 发表于 2011-4-20 17:12:18

。。。
那就看你乘法器的结构了。。

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