再问一个关于时序的问题~

vesper · 发表于 2011-4-14 10:29:31

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本帖最后由 vesper 于 2011-4-14 10:33 编辑

一直有个不明白的地方，求指教~
我随便画了个图，比如上图系统，采用源同步设计，第二个模块接收来自第一个模块的数据和时钟，数据和时钟如图，第二个模块肯定会有自己的建立保持时间要求。

但是一般第一个模块设计的时候，基本我们都会这样写吧：
always @(posedge clk)
begin
data <= din;
end

按照代码和综合的RTL电路，很容易理解即CLK上升沿和DATA是同时输出到PAD的，甚至DATA的延迟还要大吧？
这样做似乎也不影响设计，很多时候都能跑通。。。
但是我不理解的是，这样显然是不满足下一个模块的建立保持要求的呀。。？
前辈能不能解释下这个疑问，看我哪地方错了？

多谢~~！