quartus ii中的Timequest时序分析

cxhgdut · 发表于 2011-4-9 23:01:05

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时序分析在ASIC设计中的重要性毋须多说。在FPGA设计中，很少进行细致全面的时序约束和分析，Fmax是最常见也往往是一个设计唯一的约束。这一方面是由FPGA的特殊结构决定的，另一方面也是由于缺乏好用的工具造成的。好的时序约束可以指导布局布线工具进行权衡，获得最优的器件性能，使设计代码最大可能的反映设计者的设计意图。

Quartus ii中的TimeQuest使用教程.rar (1.42 MB, 下载次数: 437 )

ab8780000 · 发表于 2011-4-13 23:20:22

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zcxs405 · 发表于 2011-8-29 22:37:24

这位大侠真是好事做尽了啊,非常感谢!

airaing · 发表于 2011-10-5 11:18:27

学习一下，正要用

学知11 · 发表于 2011-10-5 14:33:35

谢谢分享。

李寄北_123 · 发表于 2011-11-20 13:47:10

弄来看看啊

waiwai2001 · 发表于 2012-6-5 18:00:15

正想看看这个，谢谢了

orientalyong · 发表于 2012-6-6 00:13:58

学习一下，正要用

xqiang1230 · 发表于 2012-10-31 10:17:03

感谢分享~

xqiang1230 · 发表于 2012-11-15 14:16:27

多谢分享~

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