Xilinx FPGA接收lvds信号，含有串并转换

20100630 · 发表于 2011-4-8 15:57:26

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各位高手：
大家好！请教大家一个问题，使用Xilinx FPGA接收lvds信号并进行串并转换，应该怎么做呢？Xilinx FPGA中有这样的IP核吗？看过的一些资料中都加了RLOC约束，这个约束是基于什么添加的？相对位置是怎么确定的呀？大家帮帮忙，谢谢！

acgoal · 发表于 2011-4-9 12:49:03

看看xilinx的data-sheet吧，上面有底层管脚的primitive，有专用的LVDS转单端输出的管脚，你例化一个到设计中就可以了。

acgoal · 发表于 2011-4-9 12:53:45

回复 1# 20100630

RLOC是约束各个component之间的相对关系的，和LOC区别的是，LOC约束的是绝对关系。他们都是用于后端布局约束用，将某个component布局到某个特定的位置。

duge0413 · 发表于 2011-4-9 15:06:07

使用serdes,看user guide

20100630 · 发表于 2011-4-9 17:20:09

谢谢各位的回答

eaglelsb · 发表于 2011-4-11 15:30:33

如果是低速信号，直接来个转换就行了，设置个计数器采用移位操作将数据打出去，然后接收时再恢复过来就时，那必须得你的数据变化速度不够快，
比如你是8bit数据，至少得每8个时钟周期才变化一次数据才行，如果每时钟都数据变化，就得上serdes了，

xlteam2 · 发表于 2011-4-12 10:37:32

THANKS FOR SHARING

zhaojing2006 · 发表于 2014-11-11 15:21:07

谢谢作者

cslly · 发表于 2014-11-11 15:43:40

回复 1# 20100630

受用，谢谢

NANHU_BRUCE · 发表于 2015-8-27 17:04:54

路过，学习

[求助] Xilinx FPGA接收lvds信号，含有串并转换