关于verilog的语法

founding4576

刚入门,问题有点傻,见笑了,在做同步fifo时，遇到语法问题
dout<=#1 din
这句阻塞赋值中,#1是什么意思
还有，在程序的前面定义`define reset
后面有always@(posedge  clk`reset)，其中clk是输入的时钟信号，后面的那个
reset看不懂。
最后就是这样一句：
parameter aw=8
wp<=#1{aw+1{1'b0}}，这里的阻塞赋值看不懂了。
拜托大家给我讲一下了，先谢过