测试向量仿真

Hvyikey

最近接到新任务，仿真测试向量。有些不了解的知识想向朋友们请教，希望了解的朋友们能指教一二。
      生成测试向量的方法，我采用 TMAX 。使用 write patterns 生成两种文件，-f verilog 和 -f stil 。仿真的时候我使用 -f verilog 文件和库文件，以及设计文件，将它们添加入 modelsim ，除正常的仿真步骤外没有额外的设置，run all ，在脚本栏中会出现一些提示，例如
     #193 chain 334 (exp=1 ,got =x)//pin P3[3],scan cell 334
      我想请问的是：
    （1）我的方法有没有错误？
    （2）这类提示是不是就是比较的结果？
    （3）文件中扫描链的输出矢量是正确的还是仿真产生的扫描链的输出结果是正确的，一般会产生错误的原因是什么？我的理解是仿真和使用 tmax 时，输入矢量是一样的，Primary Input 也是一样的，网表没有改动，按我这个逻辑应该会一致的，我知道我的逻辑是错的，但是为什么，请朋友指正。
    （4）另外一种文件 -f stil 的主要作用是什么？

无言之约

不太明白，帮顶！

GloriaChung

回复 1# Hvyikey

如果是前仿，请把specify关掉，同时加notimingcheck。
这个提示指的就是仿真结果跟testpattern的expect result不match，需要debug仿真出现X态的原因。仿真出现X态的原因很多，需要dump wave来具体分析的，比较常见的是设计中有些同步复位的reigster没有被置到固定值。
stil是给ATE用的，仿真不需要用到这个。

Hvyikey

回复 3# GloriaChung
      谢谢你的答复。      我还是有几点不明白。
      （1）“关掉 specify ”是指工艺库的 specify 模块吗？如何关掉它？
      （2）notiming check 应该如何操作？是仿真的步骤还是 atpg 的步骤？
      （3）dump wave 是 modelsim 里的内嵌工具还是 tmax 的内嵌工具？

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谢谢楼主 分享

Hvyikey

回复 3# GloriaChung


   GloriaChung 说的是使用 VCS 的吧。no specify 和 no timing check 都可以使用 vcs 的 compiler option 设定。dump wave 使用 DVE 观看。

wumingxiao55

学习了！！！

xiao19821022

学习了

tvman2015

谢谢楼主分享